华为新出的 τ 定律，是夯爆了还是拉完了？

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1楼帖子 大中小发表于 2026-6-5 10:40

华为新出的 τ 定律，是夯爆了还是拉完了？

新闻都看了吧各位？

就昨天早上，上海 ISCAS 大会上华为发布了一新定律，叫 “韬（τ）定律”，何庭波亲自讲的还是。

然后这事儿就全网刷屏了，人民日报都出了专门报道，说它是” 中国在全球半导体领域首次提出的指导原则”。

国外的彭博社、路透社也都马上紧跟，发了文章介绍华为的新定律，说华为宣布芯片技术取得了突破，将缩小与台积电的差距。

排不排面你就说。

不过光听这宣传，想必不少差友跟我一样振奋完了都开始琢磨，你这玩意听着很吊，但它到底是干啥的呢？

哥们儿今一天也是没闲着，专门把人家这演讲，技术白皮书，甚至把华为刚公开的一份芯片专利都翻了一遍。

看完之后吧，emmm 怎么说呢，这事确实是真挺强的，但也没有某些自媒体吹的那么离谱。

先说结论：τ 定律没有爆杀台积电，也没有推翻摩尔定律。

准确说它可能也不该叫定律，而更像一套工程方法论，一个新的坐标系。但它也是中国芯片在往前冲的过程中，总结出来的宝贵的体系化干货。

也很可能是咱们在半导体领域，争夺话语权的开始。

这事儿吧，还得从摩尔定律开始说，且听我从头掰扯。

这摩尔定律估计差友们都很熟了。

1965 年，英特尔的戈登?摩尔预测集成电路上的晶体管数每两年翻一番。这个预测后来变成了整个半导体产业的发展节拍，所有人按这个节奏走了几十年。道理很简单，晶体管越小，运算越快，也就更省电更便宜。

但从 7 纳米往后，这条路越走越费劲了。

因为这就好比一裤衩子，小到一定程度电子就兜不住了，兜不住就窜，然后就漏电，电压下不去。继续缩小不是不行，但性能提升越来越有限。

完事儿这玩意还费钱，造一颗 2 纳米级别的芯片，光设计成本几亿美元起步，再加十几亿的 EUV 光刻机折旧，摊到每片晶圆上，单位晶体管成本有时候反而更贵了。

所以不光是咱今天说华为，整个行业都面临这问题，都在琢磨着咋整。

那有人就问了，现在不都还在卷 5 纳米 3 纳米 2 纳米吗，人家怎么都做得到？

这个其实是等效制程，虽然物理上确实做不下去了，但通过通过各种骚操作，改良工艺设计、优化结构，性能上还是可以提升的，把提升后的性能等效成摩尔定律算出来的数字就行了。

你像台积电，Intel，三星就搞了 GAA，FinFET 这些优化。

至于没法等效的，也通过封装技术来尽量拉高性能，比如 AMD 搞大芯片拆分的 Chiplet，苹果 M 系列上也用了统一内存架构，大家是各有各的高招。

但问题就在这：大家的招都不一样啊，你说你等效 3 纳米，他说他等效 2 纳米，你俩怎么比呢？

只看尺寸的老传统，其实早就名存实亡了。整个行业在摩尔定律之后，其实一直缺一把新尺子。

理解了这个前提，咱才能知道华为为什么要做 τ 定律。

说到 τ 定律，τ 这个东西其实不难理解，就是信号从一种状态切换到另一种状态需要的时间，

τ 越小，0 和 1 切得越快，频率越高，芯片就越快。所以这摩尔定律说白了，本质也是靠缩小晶体管尺寸，同等面积里塞进更多计算单元，来让运算时间变短，提高效率。

那我直接研究怎么缩短时间不就行了吗？！！

这就是 τ 定律的核心思路：把优化目标从几何尺寸，切换到时间常数 τ。

具体来说，华为提出在计算系统的每一层定义一个 τ。

比如在器件层，τ 可以是晶体管本身的开关延迟，靠优化沟道材料、栅极结构来压缩。而在电路层，τ 则是逻辑门之间的信号传播延迟，靠缩短走线、降低 RC 负载来优化。

至于在芯片上，τ 主要指片上网络和存储访问延迟，靠高带宽内存、近存计算来减少。在最后的系统层面，芯片与芯片之间的通信延迟也是 τ，靠光互连、统一总线架构可以缩短。

这四层不是各优化各的，而是协同联动，上一层的 τ 改善可以释放下一层的瓶颈。

用何庭波论文原话说就是，这是” 自登纳德缩放定律以来，首个在整个计算栈建立统一优化目标的缩放原理”

除此之外，论文里也用一个公式给出了不同场景下的 τ 迭代倍率：

生产经验表明，对于功耗受限的移动设备，a 约为每年 1.3 倍；对于安全关键型自主系统，约为每年 1.5 倍；而对于人工智能工作负载，由于吞吐量直接转化为经济价值，a 可高达每年 10 倍。

总结就是， τ 定律不是华为突然发明了什么黑科技，而是给行业里已经存在的各种技术找了一个统一的解释框架和优化坐标。

管你是什么先进制程、3D 堆叠、还是 HBM、光互连，只要能减少关键等待时间的，都是在优化 τ。

以后看谁先进，不用只比几纳米了，直接比 τ 就完了。

但是吧，概念讲得再好也得看疗效。

从 2023 年麒麟 9000S 到 2025 年麒麟 9030 Pro，主频从 2.6GHz 涨到 2.75GHz，一年 0.05GHz，感觉就有点挤牙膏。

但今年下半年的新一代麒麟芯片，目标直接拉到了 3.1GHz，2029 年目标到了 4GHz。咱就单从纵向上比较，可以说这 τ 定律确实发功了，的确有提升。

当然也得说清楚的是，哪怕到了 2029 年，4GHz 峰值频率和苹果 A19 Pro 的 4.26GHz 还是有差距的。

然而在没有 EUV 光刻机、被制裁 Debuff 叠满的条件下，这个进步速度本身也值得表扬。

按照华为的说法，他们能实现这个提速靠的是 LogicFolding 逻辑折叠技术。

简单来说，传统芯片基本就像一张摊开的山东煎饼，所有逻辑单元都铺在同一个平面上。门电路 A 要跟 B 通信，就得在平面上拉线。

这俩离得越远线就越长，电阻电容就会越大，不仅耗电还影响信号速度。

逻辑折叠的思路就是，既然平面上太远，那就把它折起来不就完了？

把原本摊在一个面上的逻辑电路，折到上下两层甚至更多层里去，原来需要绕一大圈的线，现在直接坐电梯，线变短了，信号等待时间就少了，功耗也跟着降，怎么折都省电。

按官方数据，光靠这一手折叠，在没换工艺的情况下，新一代麒麟芯片的晶体管密度从 155 MTr/mm2 跳到了 238 MTr/mm2，P 核能效提升 41%，最高频率提高 13%。路线图拉到 2031 年，等效制程能达到 1.4nm。

不过一位芯片行业的工程师向我们介绍说，由于华为的晶体管密度计算算法和行业主流有所差异，换算过来大概对应台积电 5 纳米到 3 纳米之间的水平，跟三星 3 纳米有的一比，暂时还比不过台积电的 3 纳米。

不过话说回来，τ 定律背后的这些技术方向，确实不只有华为一家在做。

原商汤智能产业研究院院长田丰在接受媒体采访时就提到，RC 延迟本身是半导体物理里的常见概念，Intel、台积电、三星的先进封装路线，同样在压缩互连 RC 延迟。

台积电的 SoIC、Intel 的 Foveros、三星的 X-Cube，本质上也都是在想办法用堆叠缩短信号的等待时间。即便技术细节不一样，也说明不是只有华为一家在做折叠。

说白了，后摩尔时代大家都意识到光卷纳米数不够用了，各家其实都在往类似的方向摸，但关键是此前没有人专门把它提炼出来，站在 IEEE 的讲台上喊一嗓子说这是个定律。

所以再说一遍，τ 定律不是发明了新的物理原理，它的贡献在于把行业里已经存在的这些方向，系统化成了一个统一的框架。

至于名字应不应该叫定律，那我觉得其实也不重要（因为摩尔定律严格来说也不算定律而是经验），重要的是这个思路本身成不成立。

说实话，华为被制裁六年，没有 EUV 光刻机，在有限工艺上硬是把封装架构、跨层布局、散热管理、供电分配、系统协同这些内功练了出来，量产了 381 款芯片，覆盖了手机、AI、汽车、一众基础设施。

不论你对这家公司有什么看法，这些工程实践都是没有作假的。

而且如果未来有一天 EUV 光刻机真搞出来了，麒麟芯片的底座能换成更先进的工艺，到时候华为已经练了好几年了内功可能才会真正释放出来。

除了这些，τ 这个东西吧，它真正厉害的地方可能不在技术，而是有点去中心化，把大家从摩尔定律的思想钢印里解放出来。

以前大家都围绕制程纳米数这一个指标卷生卷死，卷到后来这个数字跟实际已经脱节了，还要用模拟的数字来算指标，这不滑稽嘛。

而在这个 τ 框架下，每个场景按自己的需求优化 τ，这比所有人都只卷纳米数更实际。而且这个思路如果被行业接受，长期影响会比任何一项具体的技术都大。

所以我们觉得，对这件事最合理的态度是这样的。

路线可信，目标激进，但不是完全没谱。

总之，半导体这个行业，从来不是只有一条路可以走。在所有人都在摸索后摩尔时代方向的阶段，能拿出一套体系化答案本身，就已经是一种能力了。

也许名字叫定律有点夸张，也许它也不一定马上让国产芯片超越最先进制程。

但在被制裁、没有 EUV 等等各种 Debuff 叠满的情况下，华为给出了一套有工程验证的、有硅片数据支撑的突围路径。

有了明确的理论方向，有了经过量产检验的技术路线，大家拧成一股绳往一个方向使劲，咱们的芯片产业也许还能迸发出不少人想象不到的潜力。

来源：差评

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